Çip dizaynı hər bir ölkənin inkişaf prioritetlərindən biridir və Çinin çip dizaynı sənayesinin genişləndirilməsi ölkəmin xarici çiplərdən asılılığını azaltmağa kömək edəcəkdir. Əvvəlki məqalələrdə redaktor bir dəfə çip dizaynının irəli və geri axını və çip dizaynının perspektivlərini təqdim etdi. Bu yazıda, redaktor sizə həqiqi çip dizaynı fəslini - RFID çip dizaynında saat ağacı istehlakının optimallaşdırılması və reallaşdırılmasını təqdim edəcəkdir.
1 Baxış
UHF RFID bir UHF radio tezliyi identifikasiya etiketi çipidir. Çip passiv bir enerji təchizatı rejimini tətbiq edir: daşıyıcı enerjisini aldıqdan sonra, RF ön uç bölməsi bütün çipi işləməyə təmin etmək üçün bir Vdd güc siqnalı yaradır. Enerji təchizatı sisteminin məhdudiyyətləri səbəbindən çip böyük bir cərəyan sürücüsü yarada bilməz, belə ki, aşağı güc dizaynı çip inkişaf etdirmə prosesində böyük bir irəliləyiş oldu. Rəqəmsal dövrə hissəsinin mümkün qədər az enerji istehlakı etməsi üçün rəqəmsal məntiq dövrü dizayn prosesində sistem quruluşunu sadələşdirməklə yanaşı (sadə funksiyalar yalnız kodlaşdırma modulu, kod açma modulu, təsadüfi ədədi yaratmaq modulu, saat , sıfırlama modulu, yaddaş idarəetmə vahidi, ümumi idarəetmə modulu kimi), bəzi dövrələrin dizaynında asenkron dövrə dizaynı qəbul edilmişdir. Bu müddətdə gördük ki, saat ağacı rəqəmsal məntiqin enerji istehlakının böyük bir hissəsini (təxminən 30% və ya daha çox) istehlak etdiyi üçün saat ağacının enerji istehlakının azaldılması da elektrik enerjisi istehlakının azalmasına çevrilmişdir. rəqəmsal məntiq və bütün etiket çipinin gücü. İstehlak üçün vacib bir addım.
2 Çip gücünün tərkibi və enerji istehlakının azaldılması üsulları
2.1 Enerji istehlakının tərkibi
Şəkil 1 Çip güc istehlakının tərkibi
Dinamik enerji istehlakı əsasən bu dizaynın enerji istehlakının əsas komponentləri olan qısa dövrəli enerji istehlakını və çevrilən enerji istehlakını əhatə edir. Qısa qapanma enerjisi istehlakı cihazda müəyyən bir anda P borusu və N borusunun açılması nəticəsində yaranan ani qısa qapanmadan qaynaqlanan daxili enerji istehlakıdır. Dövriyyə enerjisi istehlakı, CMOS cihazının çıxışındakı yük kapasitansının doldurulması və boşaldılması nəticəsində yaranır. Kaçak enerji istehlakı əsasən alt eşik sızıntısı və qapı sızıntısından qaynaqlanan enerji istehlakını əhatə edir.
Bu gün enerji istehlakının ən vacib iki mənbəyi bunlardır: kapasitans çevrilməsi və alt eşik sızması.
2.2 Enerji istehlakını azaltmaq üçün əsas metodlar
Şəkil 2 Çip enerjisi istehlakını azaltmaq üçün əsas metodlar
2.2.1 Enerji təchizatı Vdd gərginliyini azaldır
Gərginlik Adası: Fərqli modullar fərqli enerji təchizatı gərginliklərindən istifadə edirlər.
Çox səviyyəli Gərginlik Ölçüsü: Eyni modulda birdən çox gərginlik mənbəyi var. Fərqli tətbiqlərə görə bu gərginlik mənbələri arasında keçid edin.
Dinamik Gərginlik Frekansının Ölçülməsi: Hər modulun işləmə tezliyinə görə gərginliyi dinamik olaraq tənzimləyən "çox səviyyəli gərginlik tənzimləməsinin" təkmilləşdirilmiş versiyası.
AdapTIve Voltage Scaling: Gərginliyi adaptiv olaraq tənzimləmək üçün dövrə davranışını izləyə bilən bir geribildirim dövrü istifadə edən DVFS-nin təkmilləşdirilmiş bir versiyası.
Alt ərəfə dövrəsi (dizayn daha çətindir və hələ də akademik tədqiqat çərçivəsində qalır)
2.2.2 F tezliyini və dövriyyə sürətini azaldın A
Kod optimallaşdırması (ümumi amillərin çıxarılması, mənbələrin təkrar istifadəsi, işlənmiş izolasiya, pik enerji istehlakının azaldılması üçün seri iş və s.)
Qapılı saat
Çox saatlıq strategiya
2.2.3 Yük kapasitansını (CL) və tranzistor ölçüsünü (Wmos) azaltmaq
Ardıcıl vahidləri azaldır
Çip sahəsi və miqyas azaldılması
Prosesin təkmilləşdirilməsi
2.2.4 Sızıntı cərəyanını azaltın
Nəzarət eşik gərginliyi (Eşik Gərginliyi) (eşik gərginliyi ↑ qaçaq axını ↓ MTCMOS, VTCMOS, DTCMOS istifadə olunursa)
Qapı gərginliyini (Gate Voltage) idarə edin (qaçaq cərəyanını idarə etmək üçün qapı mənbəyi gərginliyini idarə edərək)
Transistor yığını (lazımsız tranzistorları ardıcıl olaraq birləşdirin, qaçaq axını azaltmaq üçün müqaviməti artırın)
Qapaqlı enerji təchizatı (Power gaTIng və ya PSO) (modul işləmədikdə, qaçaq cərəyanını effektiv şəkildə azaltmaq üçün gücü söndürün)
3 RFID çipində saat ağacı güc istehlakının optimallaşdırılması
Çip işləyərkən enerji istehlakının böyük bir hissəsi saat şəbəkəsinin dövriyyəsi ilə bağlıdır. Saat şəbəkəsi böyükdürsə, bu hissənin səbəb olduğu enerji itkisi çox böyük olacaqdır. Bir çox aşağı güclü texnologiya arasında qapılı saat sürüşmə enerjisi və daxili enerji istehlakı üzərində ən güclü məhdudlaşdırıcı təsir göstərir. Bu dizaynda çox səviyyəli qapılı saat texnologiyası və xüsusi bir saat ağacı optimallaşdırma strategiyasının birləşməsi enerji istehlakının böyük bir hissəsinə qənaət edir. Bu layihə məntiq dizaynında enerji istehlakı üçün müxtəlif optimallaşdırma strategiyalarından istifadə etdi və arxa sintez və fiziki dizaynda bəzi metodları sınadı. Ön və arxa uclarda bir neçə güc optimallaşdırması və təkrarlanması sayəsində məntiq kodu dizaynı və minimum enerji istehlakı İnteqrasiya edilmiş yanaşma tapıldı.
4.1 RTL mərhələsində əl ilə saat qapısını əlavə edin
Şəkil 3 qapılı saatın sxematik diaqramı
modul data_reg (En, Data, clk, out)
giriş En, clk;
giriş [7: 0] Məlumat;
çıxış [7: 0] çıxdı;
həmişə @ (posedge clk)
if (En) out = Data;
endmodule
Bu mərhələnin məqsədi əsasən ikiqatdır: Birincisi, dövriyyə sürətinə nəzarət etmək və dinamik güc istehlakını hər modulun saat dövriyyəsi ehtimalına görə daha məqbul dərəcədə azaltmaq üçün qapılı bir saat vahidi əlavə etməkdir. İkincisi, mümkün qədər balanslı bir quruluşa sahib bir saat şəbəkəsi istehsal etməkdir. Güc istehlakını azaltmaq üçün arxa saat ağacının sintez mərhələsində bəzi saat tamponlarının əlavə olunmasına zəmanət verilə bilər. Döküm hüceyrə kitabxanasındakı ICG (Integrated Gating) bölməsi birbaşa kod dizaynında birbaşa istifadə edilə bilər.
4.2 Sintez mərhələsindəki alətlər inteqrasiya edilmiş qapıya daxil edilir
Şəkil 4 Məntiq sintezi zamanı qapılı saat əlavə edilməsi
# Saat qapı seçimlərini qurun, max_fanout default məhdudiyyətsizdir
set_clock_gating_style -extential_cell mandalı \
-positive_edge_logic {inteqrasiya edilmiş} \
-control_point əvvəl \
-control_signal scan_enable
# "Həmişə effektiv" ICG-lər qoyaraq daha balanslı bir saat ağacı yaradın
power_cg_all_registers-i doğru qoyun
power_remove_redundant_clock_gates-i doğru qoyun
oxu_db design.gtech.db
cari_dizayn üst
əlaqə
mənbə design.cstr.tcl
# Saat qapısını daxil edin
saat_daxil et
tərtib etmək
# Əlavə edilmiş saat qapısı haqqında bir hesabat hazırlayın
hesabat_saat_qazanması
Bu mərhələnin məqsədi güc istehlakını daha da azaltmaq üçün qapılı bölməni avtomatik olaraq daxil etmək üçün inteqrasiya edilmiş alətdən (DC) istifadə etməkdir.
Qeyd etmək lazımdır ki, ICG-nin daxil edilməsi üçün maksimum fanat (parametr nə qədər böyükdürsə, güc nə qədər çox olarsa, fanat o qədər balanslı olarsa, şəkildəki kimi dizayndan asılı olaraq əyilmə o qədər az olur) kimi parametr parametrləri, və minimum_bitwidth parametr qəbulu Bundan əlavə, saat şəbəkəsi quruluşunu daha balanslaşdırmaq üçün daha mürəkkəb qapı idarəetmə strukturları üçün normal olaraq açıq bir ICG əlavə etmək lazımdır.
4.3 Saat ağacının sintez mərhələsində enerji istehlakının optimallaşdırılması
Şəkil 5 İki saat ağacı quruluşunun müqayisəsi (a): çox səviyyəli dərinlik növü; (b): az səviyyəli düz tip
Əvvəlcə saat ağacının hərtərəfli parametrlərinin saat ağacının quruluşuna təsirini təqdim edin:
Eğim: Saat əyri, saat ağacının ümumi hədəfi.
Yerləşdirmə gecikməsi (Gecikmə): Saat ağacının səviyyələrinin sayının artmasını məhdudlaşdırmaq üçün istifadə olunan saat yolunun ümumi gecikməsi.
Maksimum taranstion: Maksimum dönüşüm müddəti birinci səviyyə buferin idarə edə biləcəyi tampon sayını məhdudlaşdırır.
Max Capacitance Max Fanout: Maksimum yük tutumu və maksimum fanout birinci səviyyə tampon tərəfindən idarə oluna bilən tampon sayını məhdudlaşdırır.
Ümumi dizaynda saat ağacı sintezinin son məqsədi saat əyilməsini azaltmaqdır. Səviyyə sayını artırmaq və hər fanat səviyyəsini azaltmaq daha çox tampon qoyacaq və daha kiçik bir əyilmə əldə etmək üçün hər saat yolunun gecikməsini daha dəqiq bir şəkildə tarazlaşdıracaqdır. Ancaq aşağı güc dizaynı üçün, xüsusən saat tezliyi az olduqda, zamanlama tələbləri o qədər də yüksək deyil, buna görə saat ağacının yaratdığı dinamik keçid gücü istehlakını azaltmaq üçün saat ağacının miqyasının azaldıla biləcəyinə ümid edilir. Şəkildə göstərildiyi kimi, saat ağacının səviyyələrini azaltmaq və fanatı artırmaqla, saat ağacının ölçüsü effektiv şəkildə azaldıla bilər. Bununla birlikdə, tampon sayının azalması səbəbindən, çox səviyyəli bir saat ağacından daha az səviyyəli bir saat ağacı Yalnız hər saat yolunun gecikməsini tarazlaşdırın və daha böyük bir əyilmə əldə edin. Saat ağacının miqyasını azaltmaq məqsədi ilə aşağı güclü saat ağacı sintezinin müəyyən bir əyilmənin artırılması hesabına olduğu görülə bilər.
Xüsusilə bu RFID çipi üçün TSMC 0.18um CMOS LOGIC / MS / RF prosesi istifadə edirik və saat tezliyi yalnız 1.92M-dir ki, bu da çox aşağıdır. Saat saat ağacı sintezi üçün istifadə edildiyi bu anda, aşağı saat saat ağacının miqyasını azaltmaq üçün istifadə olunur. Enerji istehlakı saat ağacı sintezi əsasən əyilmə, gecikmə və keçid məhdudiyyətlərini təyin edir. Fanatı məhdudlaşdırmaq saat ağacı səviyyələrini artıracaq və enerji istehlakını artıracağından bu dəyər təyin olunmur. Kitabxanadakı standart dəyər. Praktikada 9 fərqli saat ağacı məhdudiyyətlərindən istifadə etdik və məhdudiyyətlər və hərtərəfli nəticələr Cədvəl 1-də göstərilmişdir.
5 Nəticə
Cədvəl 1-də göstərildiyi kimi, ümumi meyl budur ki, hədəf əyriliyi nə qədər böyükdürsə, son saat ağacı ölçüsü o qədər kiçikdir, saat ağacı tamponlarının sayı o qədər azdır və müvafiq dinamik və statik güc istehlakı bir o qədər azdır. Bu saat ağacına qənaət edəcəkdir. İstehlakın məqsədi. Hədəf əyriliyi 10n-dən çox olduqda, enerji istehlakının əsasən dəyişməyəcəyi, ancaq böyük əyilmə dəyərinin saxlama vaxtının pisləşməsinə səbəb olacağı və vaxtı təmir edərkən yerləşdirilən tampon sayını artıracağı, buna görə də kompromis edilməlidir. Qrafikdən Strateji 5 və Strateji 6 üstünlük verilən həllərdir. Əlavə olaraq, optimal əyilmə ayarı seçildikdə, Maks keçid dəyərinin nə qədər böyük olduğunu, son güc istehlakının daha az olduğunu da görə bilərsiniz. Bu, saat siqnalının keçid müddəti nə qədər uzun olarsa, tələb olunan enerjinin bir o qədər az olduğu kimi başa düşülə bilər. Bundan əlavə, gecikmə məhdudiyyətinin qəbulu mümkün qədər genişləndirilə bilər və dəyəri son enerji istehlakı nəticəsinə az təsir göstərir.
Bizim digər məhsul:
